ASIC课程设计——MOS输出级电路设计与Hspice仿真

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目 录

一．背 景 介 绍 .............................................................................................................................................. 1 二．设计要求与任务 ........................................................................................................................................ 2 三．电路原理及设计方法 ................................................................................................................................ 2

1．电阻负载共源级放大器电路原理分析 .......................................................................................... 3 2．有源负载共源放大器设计方法 ...................................................................................................... 5

四．HSpice软件环境概述 ............................................................................................................................... 7

1．简介 .................................................................................................................................................. 7 2．特点 .................................................................................................................................................. 8 3．界面预览 .......................................................................................................................................... 8

五．设计过程 .................................................................................................................................................. 10 六．结果和讨论 .............................................................................................................................................. 11 七．设计心得 .................................................................................................................................................. 12 八．库文件程序附录 ...................................................................................................................................... 13

一．背 景 介 绍

ASIC是Application Specific Integrated Circuit的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。ASIC的设计方法和手段经历了几十年的发展演变，从最初的全手工设计已经发展到现在先进的可以全自动实现的过程。在集成电路界ASIC被认为是一种为专门目的而设计的集成电路。是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。半定制使用库里的标准逻辑单元（Standard Cell），设计时可以从标准逻辑单元库中选择SSI（门电路）、MSI（如加法器、比较器等）、数据通路（如ALU、存储器、总线等）、存储器甚至系统级模块（如乘法器、微控制器等）和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。现代ASIC常包含整个32-bit处理器，类似ROM、RAM、EEPROM、Flash的存储单元和其他模块. 这样的ASIC常被称为SoC（片上系统）。FPGA是ASIC的近亲，一般通过原理图、VHDL对数字系统建模，运用EDA软件仿真、综合，生成基于一些标准库的网络表，配置到芯片即可使用。它与ASIC的区别是用户不需要介入芯片的布局布线和工艺问题，而且可以随时改变其逻辑功能，使用灵活。

专用集成电路的开发可分为设计、加工与测试三个主要环节。设计过程包括： ①功能设计的目的是为电路设计做准备，将系统功能用于系统实现，便于按系统、电路、元件的级别做层次式设计。

②逻辑设计的结果是给出满足功能块所要求的逻辑关系的逻辑构成。它是用门级电路或功能模块电路实现，用表、布尔公式或特定的语言表示的。

③电路设计的目的是确定电路结构（元件联接关系）和元件特性（元件值、晶体管参数），以满足所要求的功能电路的特性，同时考虑电源电压变动、温度变动以及制造误差而引起的性能变化。

④布图设计直接服务于工艺制造。它根据逻辑电路图或电子电路图决定元件、功能模块在芯片上的配置，以及它们之间的连线路径.为节约芯片面积要进行多种方案比较，直到满意。

⑤验证是借助计算机辅助设计系统对电路功能、逻辑和版图的设计，以及考虑实际产品可能出现的时延和故障进行分析的过程。在模拟分析基础上对设计参数进行修正。

为了争取产品一次投片成功，设计工作的每一阶段都要对其结果反复进行比较取优，以取得最好的设计结果。

设计类型一般可分为全定制设计和半定制设计。前者是按图所示流程依次完成设计的各个阶段，后者是在设计的某个阶段利用已有成果，进行的更有效设计。例如对已具有合理的版图结构、经过实际使用证明是实用的模块电路进行半定制设计，就可节约布图或制造时间。标准单元法、门阵列法、可编程逻辑阵列法都是利用模块化电路进行半定制设计的常用方法。

设计方法和手段经历了几十年的发展演变，从最初的全手工设计发展到现在先进的可以全自动实现的过程。这也是近几十年来科学技术，尤其是电子信息技术发展的结果。从设计手段演变的过程划分，设计手段经历了手工设计、计算机辅助设计（ICCAD）、电子设计自动化EDA、电子系统设计自动化esda以及用户现场可编程器阶段。在计算机辅助设计系统中，以单元电路库、宏单元库形式开发的基本单元越丰富，越有利于电路设计。这些库包括基本门、触发器、译码器、微处理器核心电路、ROM、RAM以及模拟电路模块等。通常对库单元的描述有名称，功能，布尔表达式，逻辑图，电路图，电学参数，版图外框，输入、输出口和版图结构等。

二．设计要求与任务

MOS输出级电路设计与HSPICE仿真

1．理解MOS输出级电路的原理，并搭建电路； 2．选择元器件种类、数量和参数；

3．根据电路图，利用HSPICE软件，编写sp文件； 4．仿真得到增益、带宽等参数，并显示波形。

三．电路原理及设计方法

晶体管只有三个端子。其中两个需要分别用作输入端口和输出端口，余下的一个端口接地。根据接地端口，我们可得到三种放大组态，即共源级（CS）、共栅级（CG）和共漏级（CD）。所有晶体管对于小信号都是跨导gm器件。因为信号通常定义为电压，所以我们利用电阻将输出电流转为电压信号。共源级和共栅级放大器增益高，但共漏级放大器是将高阻抗变换为低阻抗而没有增益的缓冲器

所谓共源放大器是指输入输出回路中都包含MOS管的源极，即输入信号从MOS管的栅极输入，而输出信号从MOS管的漏极取出。根据放大器的负载不同，共源放大器可以分为无源负载共源放大器和有源负载共源放大器两种形式。

1．电阻负载共源级放大器电路原理分析

无源负载主要有电阻、电感与电容等，这里只讨论电阻负载共源放大器的特性。 电阻负载共源（CS）放大器结构如图3-1所示。对于共源放大器，低频交流信号从栅极输入时，其输入阻抗很大，所以在分析时可不考虑输入阻抗的影响。

VDDRVoViM1

图3-1 电阻负载共源放大器

1）直流分析

根据KCL定理，由上图可列出其直流工作的方程：

VDDVoIDR当VGS＞Vth时，MOS管导通，有：

（3-1）

2IDKN[2(VGSVth)VDSVDS] （3-2）

则直流工作方程为（注：VGS＝Vi，VDS＝Vo）：

VoVDDKN[2(ViVth)VoVo2]R进一步分工作区讨论

截止区：Vi＜Vth，则Vo＝VDD；

饱和区：Vi＞Vth，且Vi－Vth≤Vo时，有：

（3-3）

VoVDDRKN(ViVth)2 （3-4）

VoVDDRKN[2(ViVth)VoVo2 ] （3-5）

RonRonRVDD （3-6）

12KNR(ViVth)线性区： Vo＜Vi－Vth，有：

深线性区：Vo＜＜2（Vi－Vth），此时M1可等效为一压控电阻，则有：

VoVDD根据以上分析，可以得到共源放大器的直流转换特性曲线，即Vo与Vi的关系曲线如

图3-2所示。

VoVDD

VthVi1Vi图3-2 直流转换特性曲线

对于放大器而言，必须先确定其直流工作点，即必须先把放大器合理地偏置在某一电压，以得到合适的电压放大增益以及输入输出压摆。

可通过图解法求解直流工作点：先画出MOS管的输出特性（I/V特）曲线，同时在同一图上画出其直流负载线，则直流负载线与MOS管的I/V特性曲线相交的交点即为其直流工作点。 对于电阻负载放大器，根据直流工作方程可以直接画出其直流负载线，如图3-3所示。

IDVDDRVGS5VGS4VGS3VGS2VGS1VDD VDS图3-3 直流负载线

从上图得到如下结论：

① 直流工作点不能设置得太高，因为太高时，容易进入三极管区，从而减小了放大器的增益，也即减小了输入输出的压摆。

② 当然，直流工作点也不能设置得太小，因为这会使MOS管进入截止区，进而使放大器不能工作，因此直流工作点太小，其输入输出电压的摆幅也很小。

③ 所以此类电路的直流工作点位置的确定与电路的输入输出摆幅直接相关。

2）交流小信号分析

电路的交流小信号等效电路如图3-4所示。

Vi+-+V1-VogmV1R

图3-3 交流小信号等效电路图

根据KCL定理，由上图可以得到输出电压： VogmViR （3-7） 电压增益为： AvgmR4KNIDVRV4KNR （3-8） IDID因此，可通过提高跨导值gm、增大负载电阻R和减小ID的方法来提高增益。

2．有源负载共源放大器设计方法

由于采用电阻负载时存在的缺点，特别是电阻阻值的误差较大，而且大阻值的电阻所占用的芯片面积也较大，所以经常用有源负载代替，还可以提高增益。

图3-4所示是一个以电流源作为负载的共源放大器。

图3-4 电流源负载共源放大器

电流镜是模拟集成电路中最基本的单元电路之一，它是一种能将电路中某一支路的参考电流在其它支路得以重现或复制的电路。由于电流镜的电流复制能力，它常常被用来构成模拟集成电路和器件中的直流偏置电流源，成为模拟集成电路中应用最广泛的电路技术之一。

MOS管基本电流源电路由两个MOS对管组成，其偏置包括电流偏置和电压偏置。偏置的作用是使MOS晶体管及其电路处于正常的工作状态，电流偏置提供了电路中相关支路的静态工作电流。因为一个工作于饱和区的MOS管可以作为一个恒流源，所以图中的M2应处于饱和区。

图3-4 共源放大器的小信号模型

为了进行高频分析，图3-4中共源放大器的小信号等效电路如图3-5所示。这里，Cgs1是M3的栅极－源极电容。注意，我们已经假设输入源极的输出电容可以忽略。电容C2由M3和M2的漏极－衬底电容与负载电容CL的并联组成。CL一般占主导地位。

在高频下分析电路可使用节点分析。在节点v1，我们把所有离开节点的电流相加并设置总和为零，得到：

其中：v1 =vgs1 解得：

其中

且

在增益开始下降但仍然远大于1 的频率下，分子的一阶项-s(Cgd1/gm1)，以及分母的二阶项s2b可以忽略。对于这种情况有：

四．HSpice软件环境概述

1．简介

随着微电子技术的迅速发展以及集成电路规模不断提高，对电路性能的设计要求越来越严格，这势必对用于大规模集成电路设计的EDA工具提出越来越高的要求。自1972年美国加利福尼亚大学伯克利分校电机工程和计算机科学系开发的用于集成电路性能分析的电路模拟程序SPICE（Simulation Program with IC Emphasis）诞生以来，为适应现代微电子工业的发展，各种用于集成电路设计的电路模拟分析工具不断涌现。HSPICE是Meta-Software公司为集成电路设计中的稳态分析，瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序，它在伯克利的SPICE（1972年推出），MicroSim公司的PSPICE（1984年推出）以及其它电路分析软件的基础上，又加入了一些新的功能，经过不断的改进，目前已被许多公司、大学和研究开发机构广泛应用。

HSPICE可与许多主要的EDA设计工具，诸如Cadence，Workview等兼容，能提供许多重要的针对集成电路性能的电路仿真和设计结果。采用HSPICE 软件可以在直流到高于100GHz的微波频率范围内对电路作精确的仿真、分析和优化。在实际应用中，

HSPICE能提供关键性的电路模拟和设计方案，并且应用HSPICE进行电路模拟时，其电路规模仅取决于用户计算机的实际存储器容量。

2．特点

HSpice不但具备了Spice绝大多数功能，还具有许多新的特点，如下所述： ①优越的收敛性。Synopsys公司借着修正元件模型，方程式及演算法(algorithm)改善电脑程式求解时的收敛性。在早期的Spice模型中，由于实际元件的特性是连续的，而很多电路的饱和区与线性区的工作点在两区交界点处并不连续，故造成不收敛情况。而在HSpice中有多项设定选择，所以有极好的收敛性。

②精确的模型参数，包括许多Foundry模型参数。由于VISI制作过程的进步，使得元件进入次微米或毫微米时代。所以，在电路模拟上对元件模型的精确性与应用有更严格的要求。

③层次式节点命名和参考。

④基于模型和库单元的电路优化，逐项或同时进行AC，DC和瞬态分析中的优化。 ⑤具备蒙特卡罗(Monte Carlo)和最坏情况(worst-case)分析。集成电路产品的性能好坏，除了设计及制作过程外，在产品的使用或可靠性的测试等都可以反应出产品的品质及合格率。在HSpice中，可用蒙特卡罗统计分析，用测试的结果修正原来的设计规则;同时还可以进行最坏情况分析(worst-case)模拟，以便提供产品性能的评估与合格率的分析。

⑥参数化单元的输入、输出和行为代数化。在HSpice中对于任何元件或电路单元都可以参数化，其输出、输入都可以用代数式来描述，并做运算。

⑦有较高级逻辑模拟标准库的单元特性描述工具。

⑧能对PCB、多芯片系统、封装以及IC技术中连线间的几何损耗加以模拟。 ⑨图形化处理。在HSpice中，对于输出资料的图形处理器(post proessing)，可用AvanWaves处理器及.GRAPH等功能，而AvanWaves是属于视窗处理及交谈的方法，并可以做各种代数运算，其中还包括节点电压、元件电流、及电路效能的分析等。

⑩极/零点分析。此分析是HSpice中特有的功能之一，特别是对于网路分析与类比电路如放大器、滤波器等设计尤为重要。通过分析极点、零点的分布，可以分析系统的稳定度。在电路性能分析中，一般都要在不同应用条件下，根据需要加入各种容差和限制进行直流分析(.DC)、交流分析(.AC)和瞬态分析(.TRAN)。HSpice能够通过不同的源文件去访问各种输入和模拟控制信息，并绘制和输出有关节点的分析曲线和结果。

3．界面预览

打开“hspui.exe”软件可以看到如图4-1的界面：

图4-1 Hspui界面预览

首次使用软件时需要关联波形显示软件，在图4-1中打开configuration→options，在waveview栏中添加路径“D:\\synopsys\\Hspice_K-2015.06-3\\BIN\\awaves.exe”，如图4-2所示。

图4-2 关联波形显示软件

打开“awaves.exe”，Avanwave软件界面如图4-3所示。

图4-3 Avanwave界面预览

五．设计过程

根据图3-4电路图和相关参数，建立网表文件test.sp，程序如下：

*HSPICE SIMULATION FILE .OPTIONS POST = 2 LIST

*COMMON-SOURCE USING ACTIVE LOAD .lib \"cmos_model.lib\" tt

M1 1 1 VDD VDD pmos W=40U L=2U M2 OUT 1 VDD VDD pmos W=8U L=2U M3 OUT VIN GND GND nmos W=8U L=2U IREF 1 GND 400U

VIN VIN GND AC 1 SIN(1 0.04 1k) VDD VDD GND DC 3.3 .PRINT TRAN V(OUT) .AC DEC 30 1 1G .TRAN 1M 5M .END

其中，库文件内容见附录。

添加程序到Hspui软件，点击“Simulate”按钮进行仿真，仿真正确后点击按钮“WaveView”打开波形显示软件观察结果。

六．结果和讨论

Hspice模拟结果如图所示：

图6-1 输入与输出电压波形

图6-2 输出电压增益

图6-1是输入与输出的电压波形，从图中可看出，输出比输入有一定的延时，电压增益约为2。

图6-2是增益在0Hz到1GHz范围内的情况，从图中可以看出，电压增益为2.02，带宽约为209MHZ。

从结果上看，增益很小，我们可以通过调整MOS管的宽长比来提高增益，但带宽会因此而减小。

七．设计心得

从最开始的毫无头绪，无从下手，到最后成功通过验收，我体会到了成功的喜悦。虽然其中可能有不完美，但通过这次课设的锻炼使我受益匪浅。

开始拿到这个题目时，我毫无头绪，根本不知道要做些什么，最重要的是脑海中始终无法建立一个与之相关的模型。在设计的过程中遇到的问题，可以说是困难重重，就连软件安装都花费了很长时间。理论与实践存在一定的差异性，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。不过在所遇的问题处理过程中有成功也有失败，但这却实加强了自己的动手能力，最终我还是体会到了成功的喜悦。

理论与实践应该是互相促进，互相依赖的。在实验完成的时候我的心情真是无比的开心，从最初的一无所知到最后一直坚持着做完，感觉自己像是完成了一项伟大的任务，内心无比的激动与自豪。同时，在此过程中我也遇到了不少问题，同学们也都热情的给与了帮助，这也让我感觉到了团队的智慧终究不是单个人所能比拟的。总而言之这次实验，让我收获颇丰。

参考文献

[1] 模拟CMOS 集成电路设计[M]，[美]毕查德.拉扎维 著，陈贵灿 程军 张瑞智 等译，西安交通大学出版社，2003。

[2] 模拟集成电路的分析与设计[M]，[美]Paul R. Gray， Paul J. Hurst，Stephen H.Lewis，Robert G. Meyer 著，张晓林等译，高等教育出版社，2005。

[3] 集成电路设计[M]，王志功 朱恩 陈莹梅 编著，电子工业出版社，2006.11。 [4] CMOS 模拟电路设计（第二版）[M]，[美] Phillip E. Allen， Douglas R. Holberg著，冯军 李智群译，王志功审校，电子工业出版社，2005。

[5] CMOS 电路设计、布局与仿真[M]，[美]R.Jacob Baker Harry W.Li David E.Boyce 著，陈中建主译.机械工业出版社，2006。

八．库文件程序附录

***************************************************************************** ***************************** README FILE ******************************* ***************************************************************************** *

* 0.35/0.30um Logic Salicide Process SPICE Model *

* 1. TECHNOLOGY: 0.35/0.30um Psub Twin-Well CMOS Salicide Process

* 3.3V operation TOX=70A LMIN for NMOS/PMOS:0.35um/0.35um * 2. Model Version: *** (change document format)

* 3. Model: HSPICE Version *** LEVEL 49.(BSIM3V3.1) * 4. UNIT: DEFAULTS IN HSPICE LEVEL 49.

* 5. THE PARAMETERS WHICH NOT LISTED ARE DEFAULT VALUES IN HSPICE * LEVEL 49.

* 6. HDIF depend on actual layout. Minimum rules are shown in this parameter * 7. Lot-wafer : *** * 8. Date : *** * 9. ***

*10. Temperature Range : -55C <= Temp. <= 135C *11. NMOS Model Library and Device Range: * NMOS Model Name: nmos * *----------------------*

* | 0.5um <= W <= 100um | * | 0.35um <= L <= 50um | * |----------------------*

* | TT | * | FF | * | SS | * | FNSP | * | SNFP | * *----------------------*

*12. PMOS Model Library and Device Range: * PMOS Model Name: pmos * *----------------------*

* | 0.5um <= W <= 100um | * | 0.35um <= L <= 50um | * |----------------------*

* | TT | * | FF | * | SS | * | FNSP | * | SNFP | * *----------------------* * *

***************************************************************************** ***************************** Spice Model ******************************* ***************************************************************************** .LIB TT

.model nmos NMOS +Level= 49 *

* GENERAL PARAMETERS *

+ACM=3

+lmin=3.5e-7 lmax=5.0e-5 wmin=5e-7 wmax=1.0e-4 +Tref=27.0 +version = 3.1

+Tox= 7.00000E-09 +Xj= 2.3000000E-07 +Nch= 2.6427001E+17 +lln= 1.0000000

+lwn= 1.0000000 +wln= 1.0000000 +wwn= 1.0000000 +lint= -1.1125000E-08 +ll= 1.0879250E-14 +lw= 6.7721500E-15 +lwl= -2.4999999E-21 +wint= 1.1050000E-07 +wl= -2.0138318E-14 +ww= -1.3588075E-14 +wwl= 3.34E-21 +Mobmod= 1 +binunit= 2

+Dwg= -6.8713000E-09 +Dwb= 9.7288070E-09 *

* THRESHOLD VOLTAGE PARAMETERS *

+Vth0= 0.6070000 +K1= 0.7001386

+K2= -1.7500001E-03 +K3= -10.4288020 +Dvt0= 16.1041740 +Dvt1= 0.7475495

+Dvt2= -3.2047360E-02 +Dvt0w= 0.1473920

+Dvt1w= 1.8000000E+05 +Dvt2w= -2.4000000E-02 +Nlx= 1.7155087E-07 +W0= 3.3856000E-07 +K3b= 3.4824250 *

* MOBILITY PARAMETERS *

+Vsat= 9.4200000E+04 +Ua= 2.5381600E-10 +Ub= 1.1360000E-18 +Uc= 3.5605000E-11 +Rdsw= 5.5450260E+02 +Prwb= 1.3038516E-08 +Prwg= -7.5000000E-09 +Wr= 1.0000000

+U0= 4.0045690E+02 +A0= 0.6529300

+Keta= -1.5300000E-03 +A1= 0.00

+A2= 0.7706810

+Ags= 8.6840000E-02 +B0= 1.3310000E-07 +B1= 1.5000001E-06 *

* SUBTHRESHOLD CURRENT PARAMETERS *

+Voff= -0.1241650 +NFactor= 0.9560750 +Cit= 2.3285000E-05 +Cdsc= 8.8010000E-04 +Cdscb= 5.0500000E-05 +Cdscd= 1.0000000E-20 +Eta0= 1.7094001E-02 +Etab= -1.3354999E-02 +Dsub= 0.3112000 *

* ROUT PARAMETERS *

+Pclm= 1.8041080 +Pdiblc1= 0.1427000

+Pdiblc2= 1.1949505E-03 +Pdiblcb= -5.7400000E-04 +Drout= 0.5892000

+Pscbe1= 3.9285000E+08 +Pscbe2= 8.5859990E-06 +Pvag= 0.3074510

+Delta= 1.4900001E-03 +Alpha0= 0.0

+Beta0= 30.0000000 *

* TEMPERATURE EFFECTS PARAMETERS *

+kt1= -0.2930000 +kt2= -2.7159998E-02 +At= 2.8170000E+04 +Ute= -1.0050000 +Ua1= 4.0940000E-09 +Ub1= -4.5000000E-18 +Uc1= -7.8400000E-11 +Kt1l= 0.00

+Prt= 1.0000000E+02 *

* CAPACITANCE PARAMETERS *

+Cj= 1E-3 +Mj= .359 +Pb= 0.753

+Cjsw= 3.13E-10 +Cjgate= 3.21E-10 +Mjsw= .43 +PHP= 0.92 +Cgdo=1.5E-10 +Cgso=1.5E-10 +Js=3.7E-6 +Jsw=7.83E-11 +Capmod= 2 +NQSMOD= 0 +Elm= 5 +Xpart= 1 +Ckappa= .6 +cf=0 +Rsh=5.7 +hdif=4.5e-7 *

*MOSFET BSIM3v3 noimod=2 & 3 noise parameters: +noimod= 2

+NoiA=8.0769981E+19 +NoiB=4.6493420E+06 +NoiC=-3.0188414E-11 +Ef=0.9337443

+Em=4.0187329E+06

********************************************************************* .model pmos PMOS +Level= 49 *

* GENERAL PARAMETERS *

+ACM=3

+lmin=3.5e-7 lmax=5.0e-5 wmin=5e-7 wmax=1.0e-4 +Tref=27.0 +version = 3.1

+Tox= 7.00000E-09 +Xj= 1.8999998E-07 +Nch= 9.9481000E+16 +lln= 1.0000000

+lwn= 1.0000000 +wln= 1.0000000 +wwn= 1.0000000 +lint= -4.3660000E-08 +ll= 3.6450000E-15 +lw= -4.3645000E-15 +lwl= 0.00

+wint= 1.0750000E-07 +wl= -1.0747600E-14 +ww= -9.3500000E-15 +wwl= 0.00 +Mobmod= 1 +binunit= 2

+Dwg= -2.1300000E-08 +Dwb= 1.7106316E-12 *

* THRESHOLD VOLTAGE PARAMETERS *

+Vth0= -0.8019000 +K1= 0.3477580

+K2= -1.5120000E-03 +K3= 12.7474540 +Dvt0= 2.5967000 +Dvt1= 0.7361000 +Dvt2= -0.1008000 +Dvt0w= 8.1884000

+Dvt1w= 6.8075000E+06 +Dvt2w= -4.2400000E-02 +Nlx= 1.9117999E-07 +W0= 5.6500000E-07 +K3b= -1.6694280 *

* MOBILITY PARAMETERS *

+Vsat= 1.8240000E+05 +Ua= 4.2080000E-10 +Ub= 1.9735200E-18 +Uc= -1.2000000E-11 +Rdsw= 1.0818186E+03 +Prwb= -0.1409500 +Prwg= -1.5000000E-20 +Wr= 1.0000000

+U0= 1.7853294E+02 +A0= 1.0589399

+Keta= -4.1800000E-03 +A1= 2.2400000E-08 +A2= 0.5876999 +Ags= 0.2868020 +B0= 2.5700001E-07 +B1= 1.7799999E-15 *

* SUBTHRESHOLD CURRENT PARAMETERS *

+Voff= -0.1255000 +NFactor= 0.9781169 +Cit= 7.8803940E-04 +Cdsc= 2.5750000E-03 +Cdscb= 1.6387998E-03 +Cdscd= 1.4824999E-03 +Eta0= 0.1614200

+Etab= -8.1400000E-03 +Dsub= 0.5489320 *

* ROUT PARAMETERS *

+Pclm= 10.7633990

+Pdiblc1= 1.1399984E-02

+Pdiblc2= 3.3800010E-04 +Pdiblcb= -5.0000000E-07 +Drout= 0.8620000

+Pscbe1= 7.2900000E+08 +Pscbe2= 1.1299417E-06 +Pvag= 24.5730990 +Delta= 2.9550001E-02 +Alpha0= 0.01

+Beta0= 80.0000000 *

* TEMPERATURE EFFECTS PARAMETERS *

+kt1= -0.5719986 +kt2= -4.6010590E-02 +At= 9.7486740E+03 +Ute= -1.5800400 +Ua1= 1.0412212E-09 +Ub1= -3.7637900E-18 +Uc1= -9.3639840E-12 +Kt1l= -1.2900001E-10 +Prt= 1.0000000E-20 *

* CAPACITANCE PARAMETERS *

+Cj= .00172 +Mj= .624 +Pb= 1.2

+Cjsw= 2.49E-10 +Cjgate= 3.22E-10 +Mjsw= .383 +PHP= .977 +Cgdo=1.4E-10 +Cgso=1.4E-10 +Js=4.85E-5 +Jsw=2.02E-9 +Capmod= 2 +NQSMOD= 0 +Elm= 5 +Xpart= 1 +Ckappa= .6 +Clc= .0000001 +Cle= .6 +cf=0 +Rsh=3.5 +hdif=4.5e-7 *

*MOSFET BSIM3v3 noimod=2 & 3 noise parameters: +noimod= 2

+NoiA=9.1217914E+22 +NoiB=1.0

+NoiC=-6.5945354E-13 +Ef=1.0731569

+Em=5.4858829E+07 .ENDL TT .LIB SS ***

.ENDL SS .LIB FF ***

.ENDL FF .LIB SNFP ***

.ENDL SNFP .LIB FNSP ***

.ENDL FNSP

********************************************************************************

*Lib of Resistor

*Include 4 types resistors. They are npoly, nwell, nplus, plus.

******************************************************************************** .LIB Resistor

******************************************************************************** * npoly resistor

******************************************************************************** .subckt npoly n1 n2 l=length w=width .param

+TC1=5.8689E-4 +TC2=2.8407E-7 +VC1=3.8501E-3 +VC2=6.6478E-4 +rsh=8.5678 +pt='temper'

+dW=0.03735E-6 .param

+tfac='1+tc1*(pt-25)+tc2*(pt-25)*(pt-25)'

r1 n1 n2 'rsh*l/(w-dw)*(1+vc1*abs(v(n2,n1))+vc2*v(n2,n1)*v(n2,n1))*tfac' .ends npoly

******************************************************************************** * NWELL resistor

******************************************************************************** .subckt NWELL n1 n2 l=length w=width .param

+TC1=4.3795E-3 +TC2=1.7049E-5 +VC1=-1.7170E-4 +VC2=6.7559E-3 +rsh=885.3325 +pt='temper'

+dW=0.79955E-6 .param

+tfac='1+tc1*(pt-25)+tc2*(pt-25)*(pt-25)'

r1 n1 n2 'rsh*l/(w-dw)*(1+vc1*abs(v(n2,n1))+vc2*v(n2,n1)*v(n2,n1))*tfac' .ends npoly

******************************************************************************** * NPLUS resistor

******************************************************************************** .subckt NPLUS n1 n2 l=length w=width .param

+TC1=1.3666E-3 +TC2=8.8812E-7 +VC1=9.0911E-4 +VC2=2.7058E-5 +rsh=68.2250 +pt='temper'

+dW=-0.05325E-6 .param

+tfac='1+tc1*(pt-25)+tc2*(pt-25)*(pt-25)'

r1 n1 n2 'rsh*l/(w-dw)*(1+vc1*abs(v(n2,n1))+vc2*v(n2,n1)*v(n2,n1))*tfac' .ends npoly

******************************************************************************** * PPLUS resistor

******************************************************************************** .subckt PPLUS n1 n2 l=length w=width .param

+TC1=1.2423E-3 +TC2=8.8516E-7 +VC1=6.3255E-4 +VC2=2.2371E-6 +rsh=139.8400 +pt='temper'

+dW=-0.06845E-6 .param

+tfac='1+tc1*(pt-25)+tc2*(pt-25)*(pt-25)'

r1 n1 n2 'rsh*l/(w-dw)*(1+vc1*abs(v(n2,n1))+vc2*v(n2,n1)*v(n2,n1))*tfac'

.ends npoly .endl Resistor